近日，清華大學姚期智院士代表中國Chiplet產業聯盟，聯合國內外IP廠商、國內領先封裝廠商、國內領先系統與應用廠商共同發布了《芯?；ヂ摻涌跇藴省? Advanced Cost-driven Chiplet Interface（ACC），該標準由交叉信息核心技術研究院牽頭，中國Chiplet產業聯盟共同起草。目前該標準涉及相關的團體標準、行業標準在申請中。
標準發布背景
隨著摩爾定律逐漸逼近物理及商業極限，基于Chiplet的芯片設計理念逐漸成為后摩爾時代行業發展趨勢。2020年9月，在西安硬科技大會上，中國Chiplet產業聯盟（China ChipLet League （CCLL））啟動成立，旨在于以國家產業政策為導向，以市場為驅動，以企業為主體，搭建產業生態合作平臺，共同制定Chiplet 互聯標準，共建 Chiplet 技術開放平臺，構建我國蓬勃發展的 Chiplet 產業生態。
國內的半導體產業尚處于發展期，尤其在當今國際形勢下亦將長期處于追趕階段，產業鏈各環節上與國際領先技術水平相比仍有一定差距。在晶圓制造環節：受各方面因素限制，國內晶圓廠短期內難以實現14nm及以下先進工藝節點的大規模量產，尤其在高性能計算領域所需的大面積芯片整體良率仍處于較低水平，當前趨勢下甚至需考慮通過工藝回撤實現成本可控的商業路徑。在封裝測試環節：國內傳統封裝技術相對成熟，在2.5D先進封裝技術等方面亦取得了一定成果，但作為關鍵材料的ABF基板尚需依賴海外供應鏈，國內基板層數方面相對落后，在系統級較為重視的連接密度、線寬線距、通孔過孔盲孔工藝和毛刺控制方面與一線國際水平相比還有差距。
在上述產業背景下，國內Chiplet產業化亦面臨諸多落地困難：如在接口方面：目前國內研發重點主要集中在低速接口標準（如UCIe），時延性能較好但對先進封裝及載板等要求較高，且封裝成本較高，商業化存在難度；而高速接口核心技術把握在海外IP廠商，在國內亦缺乏有效需求和產品定義。在芯粒產品方面：目前國內芯粒產品較為有限，盡管有眾多企業已在IP芯?；⒔涌谛玖；确矫婕哟笸度氩⒅鸩疆a品化，但由于Chiplet缺乏標準化測試及集成流程，而下游產業各場景方的需求又較為多元化，目前尚未形成商業可行的Chiplet產品方向。
我們認為，當前形勢及環境下，國內半導體產業在Chiplet上要有所突破，所面臨的挑戰和機遇在于：如何在現有相對落后的制造工藝、尚在發展中的先進封裝技術以及相關核心材料供應鏈的基礎上，做出滿足性能預期且成本可控的產品，使得Chiplet真正具有商業可行性。而在此背景下，中國Chiplet產業的發展需要上下游共同建立產業生態，以下游需求帶動上游資源投入，以量產的規模經濟換取成本優勢，最終形成良性發展循環。
基于上述目標，并立足于國內供應鏈成熟程度的現狀，中國Chiplet產業聯盟聯合國內系統、IP、封裝廠商一起，制定了《芯?；ヂ摻涌跇藴省稟CC1.0，該標準為高速串口標準，著重基于國內封裝及基板供應鏈進行優化，以成本可控及商業合理性為核心導向。目前該標準涉及相關的團體標準、行業標準在申請中。
與國際相關標準的融合
2022年Intel、AMD、臺積電等全球十大相關企業巨頭成立了UCIe聯盟，提供了高至32G帶寬的芯?；ヂ摌藴剩m用于2.5D以及3D先進封裝（如Intel EMIB、臺積電CoWoS等等）。而中國Chiplet產業聯盟本次發布的《芯粒互聯接口標準》ACC為32G以上帶寬的高速串口標準，側重于針對國產基板及封裝供應鏈體系的優化和適用性，以及成本可控。
兩者的適用性區別主要在于面向的行業領域以及最終用戶場景可接受的成本結構：在追求超高性能計算的領域，盡管UCIe所需采用的先進封裝量產成本可能占到芯片總成本的60%~70%甚至更高，但以小面積芯粒互聯的方式可有效解決先進工藝制程下大面積芯片良率痛點，在出貨量較大的情況下具有較高的商業價值。而在成本較為敏感、出貨量規模有限、供應鏈能力偏弱、保供要求較高的諸多下游領域，采用ACC標準更加能夠滿足商業可行性的需求。
總體而言，中國Chiplet產業鏈以及最終Chiplet產品必須要融合并參與到全球競爭，因此在標準適用性方面還應當海納百川，允許標準間相互競爭、兼容、融合。目前由于UCIe并未定義32GHz以上頻點的標準，ACC也并未定義32GHz以下頻點的標準，兩者實現在32GHz頻點上的兼容。
ACC標準適用場景
從技術層面，ACC標準作為高速串口標準，適用于固定的、可提前預知的數據流結構多Die封裝。若可提前預知數據流結構，便可以提前進行數據搬運。數據對帶寬敏感，對延遲敏感的要求，可通過數據預讀取、編譯進行優化。
如上所述，從應用領域來看，ACC標準更加適用于各類異構計算場景，如各類AI加速產品、GPU、FPGA、多核CPU Die內已經互聯后與其他異構模塊交互等。對多個單核CPU互聯中數據流不可預知的Coherence交互場景，ACC標準的延遲對整體性能影響較大。
產業生態構建及商業化路徑
當前國內外主流半導體巨頭均有根據自身產品需求所采用的內部互聯標準，但均未對外授權開放使用，中國Chiplet產業聯盟發布的ACC標準就是要順應行業發展潮流，以商業落地為主要目標，通過差異化的技術優勢以及極具吸引力的授權價格，最終取得市場廣泛使用及推廣。
有別于UCIe基于全球供應鏈及先進封裝，ACC標準基于國產基板及封裝能力在接口層面進行優化，并且以成本可控作為主要切入點。ACC標準在聯盟內部已經推動了相關企業進行研發，相關企業近期將陸續推出基于ACC標準的相應接口產品，并以此推動基于Chiplet的異構集成相關方案，以解決國內大算力需求SoC市場普遍存在的開發周期長、風險大、迭代慢、投入大等痛點。
在此共建標準的基礎上，行業內各半導體設計公司可聯合行業頭部客戶群，以項目為抓手，進一步共建項目以豐富Chiplet芯粒庫，推動Chiplet方案在各商業場景應用，從而真正實現國產Chiplet方案的加速落地。
標準細節
標準定義思路：
嚴控成本為第一優化目標，采用高速Serdes為接口，提高單線性能以拉平接口損耗
超低誤碼率，采用出錯重傳機制，而非FEC糾錯模塊，以減少端口延遲
全國產工藝封裝提取參數，針對MicroBump間距、線寬線距、打孔毛刺情況等針對性優化
以關鍵領域的實際項目為抓手，接口上耦合系統、下耦合封裝進行聯合優化
標準技術特點：
高速率：PHY支持8Lane*32-128Gbps傳輸率，Controller支持8Lane*32/64/128Gbps
低延遲：端到端延遲<50ns（DieA的AXI總線到DieB的AXI總線延遲）
低誤碼：誤碼率小于10的負15次方
高可靠：IP控制器的鏈路層，支持CRC和出錯重傳，滿足無差錯傳輸需求
兼容廣：IP和系統的接口（協議層）當前支持AXI4。同時支持協議層用戶自定制，用戶可以開發自己的協議層，以對接不同的需求（例如對于Virtual Channel的支持）。
易使用：控制器采用采用狀態機設計，自動完成建鏈初始化工作，僅需軟件配置啟動建鏈使能
可測試：支持3種環回模式，支持Die內環回和Die間環回測試
可配置：可通過SPI接口，對IP內部的寄存器進行配置
低成本：支持2D和2.5D封裝。對國產基板情況做了針對性優化，成本更低，產能更充足穩定
DFT：內置DFT邏輯，預留DFT接口
面積?。?4/12nm工藝下，8通道接口面積為2.13平方毫米
管腳少：采用高速串行SerDes傳輸，Signal Pad數量為32（差分數據傳輸）+6=38個，對規模小的die更加友好
考慮基板層數少的情況下布線難度，支持收發端通道不對齊，甚至多通道全交叉
自帶眼圖分析工具，考慮到高速高采樣頻率的信號分析儀（示波器）國際管制禁運，自帶眼圖打印功能
